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FPGA mit VHDL
Instanzierung des Logikschaltung
AB <= NOT(A and B);
CD <= NOT(C and D);
AD <= NOT(AB or CD);
Q <= NOT(AD xor E);Der komplette VHDL-Quelltext der Logikschaltung kann auch downgeloaded werden.
Instanzierung der Testbench
STIMULI_PROC : PROCESS
BEGIN
-- Init
A <= '0';
B <= '0';
C <= '0';
D <= '0';
E <= '0';
wait for clk_period;
-- durchtesten aller Eingangszustaende
A <= '1';
B <= '0';
C <= '0';
D <= '0';
E <= '0';
wait for clk_period;
A <= '0';
B <= '1';
C <= '0';
D <= '0';
E <= '0';
wait for clk_period;
A <= '1';
B <= '1';
C <= '0';
D <= '0';
E <= '0';
wait for clk_period;
A <= '0';
B <= '0';
C <= '1';
D <= '0';
E <= '0';
wait for clk_period;Und so weiter bis alle 32 möglichen Zustände erfolgt sind.
A <= '0';
B <= '1';
C <= '1';
D <= '1';
E <= '1';
wait for clk_period;
A <= '1';
B <= '1';
C <= '1';
D <= '1';
E <= '1';
wait;
END PROCESS;Der komplette VHDL-Quelltext der Testbench für die Logikschaltung kann auch downgeloaded werden.
im 3. Teil Simulation weiterlesen.
