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FPGA mit VHDL

VHDL-Dateibenennung

Eine ungeschriebene Regel besagt, dass die oberste Ebene eines hirarchischen VHDL-Dateien-Systems top.vhd sein soll.
Das ist deshalb sinnvoll, da so ein Unkundiger direkt erkennen kann, mit welcher Datei er starten soll.
Gleiches gilt auch für die Testbench top_tb.vhd.

Eine weitere ungeschriebene Regel besagt, dass Testbenches am Dateinamen erkannt werden sollen. Den beide VHDL-Dateien (für Synthese und Simulation) enden auf .vhd und sind somit erst einmal nicht zu unterscheiden.
Die Regel besagt, dass an VHDL-Dateien für Testbenches ein "_tb" angehängt wird.
Beispiel: Top-Design für das FPGA top.vhd und das Top-Design für die Testbenches top_tb.vhd

Der Dateinamen muss bzw sollte so heissen, wie die Instanz selber.
Beispiel:
Instanz


entity reg8bit is
Port (
        CLK              : in std_logic;
        RST              : in std_logic;
        D                : in std_logic_vector(7 downto 0);
        Q                : out std_logic_vector(7 downto 0)
     );
end reg8bit;
Dateibenennung:
reg8bit.vhd

Der Instanzname muss mit einem Buchstaben beginnen. Zahlen sind nicht erlaubt.
nicht zulässig: "entity 8bitreg is"
zulässig: "entity reg8bit is"

Der Instanzname darf kein &qout;-&qout;-Zeichen enthalten.
nicht zulässig: "entity 8-bit-reg is"
zulässig: "entity reg_8_bit is"

 
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