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FPGA mit VHDL

VHDL-Simulations-Datei Testbenchinstanziierung

Im Instanziierungsteil von VHDL-Testbench-Dateien gibt es erst einmal zwei Bereiche:
Die Entity und die Architecture

Eine Testbench hat keine Entity beziehungsweise eine leere Entity, so das es hier nicht viel zu erklären gibt.

In der Architecure befindet sich die "Logic" der Einheit.
Die Architecture ist wiederum untergliedert in Componenten-Instanziierungen, Signaldefinitionen sowie dem echten Inhalt beginnend mit "begin".
Leider ist es damit noch nicht getan: den im folgenden Teil werden zuerst die ober instanziierten Componenten "verdrahtet", dann folgen die Concurrent-Statements sowie eine oder mehrer Prozesse.

 

Der Reihe nach:

Instanziierungs-Grundgerüst einer VHDL-Datei für die Simulation (Testbench)

Die komplette Vorlage für VHDL-Testbench-Quelltexte kann auch downgeloaded werden.

ENTITY testbench IS
END testbench;

ARCHITECTURE testbench_verschaltung OF testbench IS
-- Component Declaration

Component externes-chip
   Port (
      CLK_OUT   : out std_logic;
      RST_OUT   : out std_logic
   );
end Component;

Component fpga-chip
   Port (
      CLK   : in std_logic;
      RST   : in std_logic
   );
end Component;

signal   CLK_OUT   : std_logic;
signal   RST_OUT   : std_logic;

BEGIN
-- Component Instantiation
EXTERNAL: externes-chip
   PORT MAP(
      CLK_OUT   => CLK_OUT,
      RST_OUT   => RST_OUT
      );

INTERNAL: fpga-chip
   PORT MAP(
      CLK   => CLK_OUT,
      RST   => RST_OUT
      );

-- ###########################################
-- System-Prozesse
-- ###########################################
RESET_PROC : PROCESS
BEGIN
   RST <= '1';
   wait for 150*clk_period; -- 1usec Reset
      RST <= '0';
      wait;
END PROCESS;

CLOCK_PROC : PROCESS
BEGIN
   CLK <= '0';
   wait for clk_period/2;
   CLK <= '1';
   wait for clk_period/2;
END PROCESS;

END testbench_verschaltung;
 
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