-- ************************************************* -- = == -- * | | /* -- ** ------- * | |/ * -- * *====| |====| | | | -- ** ------- * | |\ * -- * | | \* -- ELEKTRONIK = == -- ENTWICKLER -- AACHEN -- -- Adresse: -- F.Juergen Gensicke, Dipl.-Ing. (FH) -- Kirberichshofer Weg 31, D-52066 Aachen -- -- Tel.: +49 / 241 / 47580488 -- Mobil: +49 / 173 / 2931531 -- E-Mail: info@ee-ac.de -- ************************************************* -- Entwickelt fuer: -- -- Firmennamen -- -- Adresse: -- Firma -- Ansprechpartner -- Strasse, D-PLZ Ort -- -- Tel.: +49 / Vorwahl / Anschluss -- Mobil: +49 / Vorwahl / Anschluss -- E-Mail: E-Mail-Adresse -- ************************************************* -- Datei: top_logikverschaltung.vhd -- Autor: F.Juergen Gensicke -- Datum: 25.01.2011 -- ************************************************* -- Beschreibung : -- -- 5 digitale Eingaenge werden auf eine kombinatorische Logik verschaltet. -- Das Ergebnis wird ausgegeben. -- -- Revisionen: -- ============================= -- Aenderung am DATUM Version X: -- Autor: F.Juergen Gensicke -- Was?: -- Text mit Aenderungsbeschreibung -- Design Goal: Timing -- Strategie: Performance with IO Packaging -- ************************************************* -- Libraries: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- ************************************************* entity fpga is Port ( CLK : in std_logic; RST : in std_logic; A : in std_logic; B : in std_logic; C : in std_logic; D : in std_logic; E : in std_logic; Q : out std_logic; Q_T : out std_logic ); end fpga; architecture arc_fpga_intern of fpga is -- Defintionen fuer Signale signal AB, CD, AD : std_logic; begin -- ########################################### -- Concurrent Statements -- ########################################### AB <= NOT(A and B); CD <= NOT(C and D); AD <= NOT(AB or CD); Q <= NOT(AD xor E); -- ########################################### -- Process Statements -- ########################################### process (CLK, RST) begin if (RST='1') then Q_T <= '0'; elsif (CLK'event and CLK='1') then -- CLK rising edge Q_T <= NOT(AD xor E); end if; end process; end arc_fpga_intern;