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FPGA mit VHDL
Simulationsergebnis des 8-Bit Register
auf das Bild klicken zum Zoomen.
Man kann schön erkennen, dass nachdem der Reset auf 0 gegangen ist, die Ausgangsdaten mit jedem Clock-Signal dem Eingangssignal folgen.
Wenn dann zum Schluss nochmal der Reset auf 1 geht, gehen auch die Ausgangsdaten asyncron auf 0.
